Керiвництво программиста

кожному спаду CLK. Необхідність затримки і розтяжки команд з'явилася в

зв'язку з істотним підвищенням продуктивності (відносно 8086) локальної

шини процесора. 80286 здатний генерувати шинні цикли з мінімальним періодом

в два такти внутрішньої частоти. Так при частоті процесора 16 МГц шинні

цикли підуть з періодом 250 нс. В повній мірі цією продуктивністю може

скористуватися лише пам'ять, підключена до локальної шини. Прилади на шині

ISA такого темпу не витримують. Крім того, вони звичайно вимагають певного

часу відновлення - пасивного стану керуючих сигналів шини між їм командами

,що адресувалися. Керування затримкою і розтяжкой циклів в залежності від

типу і адреси звертання покладається на мікросхеми чипсета системної плати,

а для завдання числа тактів чекання і часу відновлення для різноманітних

операцій в машинах класу AT ввели відповідні опції BIOS SETUP. Шини цикли

процесора уявлені на рисунках 1.2 і 1.3.

При проектуванні процесора 80286 була поставлена задача значно

підвищити продуктивність. Буфер передвиборки залишився колишнім, але

влаштування передвиборки піддалося значній переробці. Коли черга команд

порожня, а це трапляється після кожної інструкції передачі керування, нові

байти минають через чергу не затримуючись. Крім того, при передвиборці в

захищеному режимі здійснюється контроль меж сегменту кодів. Дешифратор вже

подає собою окреме влаштування, що вибирає дані з черги команд і

“розгортає” кожну інструкцію в 69 біт, що включають всю інформацію,

необхідну процесору для виконання команди, за винятком резидентних

операндів. Ці мікроинструкції розміщуються в спеціальний буфер (на 3

команди), що також здатний пропускати команди без затримки в випадку

передачі керування. В дешифраторі передбачений спеціальний засіб, що

дозволить попереджати шиний інтерфейс про те, що в наступному такті

знадобиться цикл вибірки даних з пам'яті. В цьому випадку шиний інтерфейс

не дасть почати передвиборку, виключаючи завдяки цьому втрати в

продуктивності.

Блок формування адреси має два суматора: суматор зміщення і суматор

фізичної адреси. Обчислення повної адреси позичає два такту і доповнюється

ще одним тактом, якщо зміщення перебує з трьох елементів.

Влаштування сегментації заазнало істотних змін. Сегментні регістри

тепер перебують з двох частин: 16-разрядного селектора і програмно

недосяжної дескрипторної частини, що містить базову адресу, розмір і права

доступу сегменту.

80386.

Синхронизація процесора 80386 в точності відповідає синхронизації

80286.

Інтерфейс процесора 80386 в значному ступені схожий на інтерфейс 80286 хоча

і зазнав ряду змін.

Шина даних припускає як 16-ти, так і 32-разрядный режим обміну, в

залежності від стану вхідного сигналу BS16#. При читанні в 16-розрядному

режимі дані на лініях D [16-31] ігноруються, при записі процесор керує

всією шиною даних незалежно від сигналу BS16#/.

Шина адреси дозволяє адресувати 4 Гб фізичної пам'яті в захищеному

режимі і 1 Мб з області молодших адрес в реальному режимі. При виконанні

інструкцій введення-висновку процесор адресується до області 64 Кб простори

введення-виведення (00000000-0000FFFFh). При обміні з сопроцесором в циклах

введення-виведення процесор виставляє адреси 800000F8-8000000FFh, що

спрощує дешифрацію адреси зовнішніми схемами. Лінії A [31: 2] ідентифікують

адресу з точністю до подвійного слова, а в межах цього слова сигнали BE[0:

3]# безпосередно вказують, що байти використовуються в даному циклі. Якщо в

поточному циклі запису обидва сигнали BE0# і BE1# неактивні, виводимі дані

старших байт автоматично дублюються на лініях молодших. Якщо слово ,що

адресувалося перетинає межу подвійного слова, процесор після пересилки

молодшої частини, що помістилася, автоматично генерує додатковий цикл

обміну з іншими значеннями A [31: 2] і BE [3: 0] #.

Сигнал BS16# вводиться зовнішньою схемою, якщо поточний цикл

адресується до 16-битному влаштування, підключеному до молодшої половини

шини даних. Якщо в даному циклі припускалася передача і двох старших байт,

процесор автоматично вводить додатковий цикл для передачі цих байт по

молодшій половині шини даних.

Тип циклу локальної шини визначається сигналами M/IO#, D/C#, W/R# і

LOCK#, комбінація яких дійсна під час активності сигналу ADS# (строб

адреси). Сигнали керування шиною ADS#, READY# і NA# задають тимчасові межі

циклів і керують конвейєрною адресацією. Сигнал ADS# відзначає початок

кожного циклу, під час його чинності виробляється ідентифікація типу циклу

і фіксується відповідна йому адреса. Сигнал READY# повинен вводитися

зовнішньою схемою в кожному циклі, відзначаючи готовність до завершення

поточного циклу. Сигнал NA# використовується для запитання наступної адреси

при конвейєрній адресації, коли зовнішні схеми вже готові сприйняти нову

адресу і сигнали ідентифікації. Якщо процесор вже має внутрішнє запитання

на наступний шини цикл, він видасть адресу і ідентифікатори наступного

циклу до завершення поточного.

Сигнали арбітражу локальної шини передвизначені для передачі керування

локальною шиною іншому влаштуванню по його запитанню - переходу в стан лог.

“1” лінії HOLD. Коли процесор визнає можливим передачу керування (в

незаблокованих циклах відразу по завершенні поточного шиного циклу), він

виставить сигнал підтвердження HLDA. В такому стані процесор переводить в

високоімпедансний стан всі двунаправлені і вихідні лінії. Цим станом можна

користуватися і для отладки апаратних засобів. Шині цикли процесора уявлені

на рисунках 1.4 і 1.5.

В процесорі 80386 збільшився буфер передвиборки до 16 байт, що

заповнюється тепер подвійними словами. Всі основні регістри поширені до 32

розрядів. Суматори лінійної адреси замінені однім трьохвходовим.

В блок обчислення адреси додане нове влаштування - блок трансляції

сторінок. Дане влаштування транслює лінійну адресу в фізичну і перебує з

трьох основних блоків: ПЛМ керування, суматор фізичної адреси і кеш-пам'яті

сторінок (TLB).

Блок TLB подає собою чотирьохвходову асоціативну пам'ять, що містить 20-

розрядні базові адреси 32 сторінок. В якості тега використовуються старші

розряди лінійної адреси. Блок перебує з двох модулей пам'яті, основної і

додаткової, і логіки обслуговування. Основний модуль пам'яті містить 8

блоків, кожний з яких забезпечує входи в кадр, для 4 сторінок. Вхід в кадр

певної сторінки реалізується з допомогою розміщеної в модулі рядка бітів,

що містить інформацію про що вибирається сторінку (базова адреса, атрибути)

і інформацію, необхідну для її вибору.

Робота TLB відбувається слідуючим чином. Після формування лінійної

адреси 3 молодших розряди поля (біти 14-12 лінійної адреси) визначають

номер одного з восьмих блоків. Старші 17 розрядів (біти 31-15) порівнюються

з 17 бітами тегів, що містяться в чотирьох рядках вибраного блоку. При

їхньому збігу означена в стоці базова адреса заміщає 20 старших розрядів

лінійної адреси.

Таким чином, кеш-пам'ять сторінок покриває 32*4Кб=128Кб адресного

простору, що для більшості додатків забезпечує кеш-попадания з імовірністю

98%.

80486.

Інтерфейс процесора 80486 є тієї архітектурною компонентою, що в

найбільшому ступені відрізняє його від попередника, 80386. Зміни, внесені в

набір сигналів і протоколи обміну, мали метою реалізувати в вигляді

збільшеної продуктивності 80486 ті переваги в швидкодії і функціональної

потужності набору внутрішніх блоків, що з'явилися за рахунок використання

більш досконалої мікроэлектронної технології.

На зміну конвейєрної адресації попередніх процесорів, починаючи з

процесора 80486, введений режим пакетної передачі. Цей режим

передвизначений для швидких операцій зі рядками кеша. Рядок кеша процесора

80486 має довжину 16 байт, отже, для її пересилки вимагається чотири 32-

розрядных шиних циклу. Оскільки використання кеша припускає, що рядок

повинен в ньому бути присутнім цілком, ввели пакетний цикл оптимизований

для операцій обміну внутрішнього кеша з оперативною пам'яттю. В цьому циклі

адреса і сигнали ідентифікації типу шин циклу видаються тільки в першому

такті пакету, а в кожному з наступних тактів можуть передаватися дані,

адреса яких вже не передається по шині, а вираховується з першого по

правилам, відомим і процесору, і зовнішньому влаштуванню. В пакетний цикл

процесор може перетворити будь-яке внутрішнє запитання на множествену

передачу, але при читанні його розмір обмежений одним рядком кеша, а при

записі в стандартному режимі шини в пакет може збиратися не більш 32 біт.

Більш пізні моделі процесорів при роботі з WB-кешем при записі рядків в

пам'ять збирають в пакет чотири 32-битных циклу, але це вже робота в

розширеному режимі шини 486-го процесора. Пакетний цикл починається

процесором так же, як і звичайний: на зовнішній шині встановлюється адреса,

сигнали ідентифікації типу циклу і формується строб ADS#. В наступному

такті передається перша порція даних, і, якщо вона не єдина, сигнал BLAST#

має пасивне значення. Якщо влаштування ,що адресувалося підтримує пакетний

режим, воно повинно відповісти сигналом BRDY# замість сигналу RDY# по

готовності даних в першій же передачі даних циклу. В цьому випадку процесор

продовжить цикл як пакетний, не вводячи такту адресації-ідентифікації (з

сигналом ADS#), а відразу перейде до передачі наступної порції даних.

Нормально про завершення пакетного циклу повідомляє влаштуванню сигналом

BLAST#, що видається в такті останньої передачі пакету. Якщо у процесора є

наміру зібрати пакет, а влаштування відповідає сигналом RDY#, дані будуть

передаватися звичайними циклами. Введенням сигналу RDY# замість BRDY#

зовнішнє влаштування може в будь-який момент перервати пакетну передачу, і

процесор її продовжить звичайними циклами. В ідеальному варіанті (без

тактів чекання) для передачі 16 байт в пакетному режимі вимагається усього

п'ять тактів шини замість восьми, що зажадалося б при звичайному режимі

обміну. Пакетний режим припускає додержання одніх і тих же правил

формування наступних адрес як процесором, так і зовнішнім влаштуванням. Під

час пакетного циклу процесора 486 старші біти адреси A[31:4] залишаються

незмінними. Змінюватися можуть тільки біти A [3: 2] і сигнали BE[3:4]#.

Таким чином, один пакетний цикл не може перетинати межу рядка кеша. Крім

того, є специфічний порядок чергування адрес в пакетному циклі, що

визначається початковою адресою пакету і розрядністю передач. Якщо під час

пакетного циклу процесор виявить активність сигналів BS16# або BS8# до

того, як перейти до наступної адреси, будуть завершені поточні 32-бітні

цикли. Оскільки пакетний режим підтримується звичайно тільки оперативною

пам'яттю (разом зі вторинним кешем), розрядність якої намагаються не

усікати, на практиці перетворення послідовності адрес в 8 - або 16-битные

передачі вряд чи де використовується. Порядок чергування адрес в пакетному

циклі характерний для всіх процесорів Intel і сумісних із ними, починаючи з

486-го. Він оптимизован для двох банкової організації пам'яті,

підрозумуючей чергування банків, що використаються в сусідніх передачах

пакетного циклу.

Процесор 486 має чотири внутрішніх буферу для операцій запису. Якщо під

час внутрішнього запитання процесора на запис всі буфери вільні і шина не

позичена, запис виконується відразу без буферирування. Якщо шина позичена,

запитання спрямовується в буфер, позичаючи для запису тільки один

внутрішній такт, а з буферу дані вивантажуються в оперативну пам'ять або

влаштування введення-виведення по мірі звільнення зовнішньої шини. Зовнішні

операції запису з буферів будуть вироблятися в тому же порядку, що і

запитання, що надійшли. Однак якщо за наявності невільних буферів з'явиться

запитання на читання пам'яті, воно може бути обслуговане і раніше, ніж

задовольняться йому запитання, що передують на запис. Ця зміна

послідовності може відбутися тільки в тому випадку, якщо всі запитання

запису в буферах зв'язані з кеш-попаданнями, а запитання на читання

відноситься до кеш-промаху. Тільки в цьому випадку процесор може сміло

міняти порядок операцій, але тільки один раз до тих пір, доки не

визволяться всі буфери запису. Більше одного разу міняти порядок в

загальному випадку не можна, тому що лічені дані можуть замістити рядок, що

модифікувався кеша, з якого оновлена інформація якраз і очікує в буфері

черги на запис в основну пам'ять. В такому випадку друга спроба зміни

послідовності може порушити цілісність даних. Для операцій введення-

виведення зміна порядку неможлива. Читання введення-виведення ніколи не

може обганяти запис в пам'ять. Одинкові операції висновку не буферируються

з тим, щоб дати можливість своєчасно (для програми) повідомити з своєї

реакції на запис в порт (викликати апаратне переривання або цикл анулювання

рядка). Однак засоби введення програмної затримки між одинковими операціями

висновку для процесора 486 відрізняються від що передують: тут команда JMP,

раніше безумовно що наводить до генерації зовнішнього циклу звертання до

пам'яті скоріше усього буде обслугована з внутрішнього кеша, і бажаної

затримки не відбудеться. Надійним засобом введення зовнішнього циклу шини

між циклами вивода є явна операція читання некешуємої області пам'яті. Ця

операція буде виконана тільки після завершення попереднього циклу висновку,

а наступна операція висновку почнеться тільки по завершенні цього читання.

Операції блочного висновку, викликані інструкцією REP OUTS, будуть

використати буфери, але порядок не буде порушений.

Синхронизація процесора здійснюється зовнішнім сигналом CLK, всі

тимчасові параметри відраховуються відносно його позитивного перепада.

Зовнішня частота процесором вже не ділиться навпіл (як у 386-го), а може

навіть умножатися на коефіцієнт, що у різних моделей процесорів може

приймати значення 1, 2, 2.5 і 3. При Цьому інтерфейс зовнішньої шини

процесора завжди працює на зовнішній частоті, а частота тактування

обчислювального ядра може підвищуватися в декілька раз. Стандартними

значеннями зовнішньої частоти є 25, 33.33, 40 і 50 МГц. Коефіцієнт множення

задається рівнем логічного сигналу на вході CLKMUL.

Шина адреси дозволяє адресувати 4 Гб фізичної пам'яті в захищеному

режимі і 1 Мб з області молодших адрес в реальному режимі. Сигналом A20M#

можна включити примусове обнулення лінії A20 (як для внутрішнього кэша, так

і для зовнішніх операцій). Таким чином эмулюється циклічне повернення

адреси процесора 8086/88 (сигнал сприймається тільки в реальному режимі).

При виконанні інструкцій введення-виведення процесор адресується в 64 Кб

простори введення-виведення. Лінії A[31:2] ідентифікують адресу з точністю

до подвійного слова, а в межах цього слова сигнали BE[3:0]# безпосередно

вказують, які байти використовуються в даному циклі. Лінії A[31:4], що

визначають адресу рядка внутрішнього кеша, в циклах анулювання працюють на

введення.

Шина даних D[31:0] припускає як 32-розрядний режим, так і 16 - і 8-

розрядний, в залежності від стану вхідних сигналів BS16# або BS8#. Але, в

відзнаку від 386-го, перекомутація байтів не здійснюється. Кожний байт шини

даних має біт паритету DP[3:0]. Схеми паритету генерують коректні

контрольні біти в циклах запису, а в циклах читання в випадку помилки

паритету тільки виробляється сигнал помилки на виході PCHK#, що ніяк не

впливає на роботу процесора. Він може використовуватися зовнішніми схемами

по розсуду розробника системної плати.

Тип циклу локальної шини визначається сигналами M/IO#, D/C#, W/R# і

LOCK# під час активності сигналу ADS#.

Сигнали арбітражу локальної шини у порівнянні з попередніми процесорами

доповнені вихідною лінією BREQ, що управляється процесором в будь-якому

стані. Цей сигнал вказує зовнішньому арбітру на те, що процесор має

внутрішнє запитання на використання шини. Сигнал встановлюється водночас зі

стробом ADS#. Якщо процесор в даний момент не керує шиною, то сигнал

з'явиться в той момент, коли процесор виставив б сигнал ADS#. Для запитання

передачі керування локальною шиною іншому влаштуванню використовується

сигнал HOLD. Коли процесор визнає можливим передачу керування, він

виставить сигнал підтвердження HLDA. Крім того, є сигнал безумовного

отключення процесора від шини - BOFF#. По цьому сигналу процесор віддає

керування шиною в наступному же такті, а поточний цикл може бути

перерваний. По Закінченню чинності сигналу BOFF# процесор рестартує

перерваний цикл, знову ввівши такт адресації і ідентифікації зі стробом

ADS#. Для внутрішніх вузлів процесора це бачиться як введення тактів

чекання. Сигнал AHOLD передвизначений для захоплення зовнішнім контролером

тільки шини адреси для анулювання рядків внутрішньої кеш-пам'яті.

Анулювання рядка виробляється за наявності строба зовнішньої адреси EADS#.

До інтерфейсу кеш-пам'яті відносяться вхідні сигнали KEN# (дозвіл

кешировання пам'яті по поточній адресі), FLUSH# (анулювання всіх рядків

внутрішнього кеша з попереднім вивантаженням рядків ,що модифікувалися в

випадку застосування зворотного запису) і вихідні сигнали PWT і PCD,

керуючі зовнішнім кешированням. Процесори, працюючі в режимі зворотного

запису кэша, використають додаткові сигнали INV, HITM#, CASHE# і WB/WT#.

Страницы: 1, 2, 3, 4, 5, 6