Разработка схемы электронного эквалайзера

пространств внешней памяти доступной процессору.

Процессор имеет интерфейс с внешней памятью 3-х видов:

1. Загрузочная память, то откуда производится начальная загрузка

программы в процессор. Организованна в виде страниц, делится на 3-х байтные

слова ( 24 разряда). Каждая страница имеет свой загрузочный адрес, в

котором указан номер станицы, ее длина, и порядок считывания слов из

страницы.

2. Память программ. Процессор адресует до 16 Кбайт 24-х разрядных слов

памяти программ, из которых 2 Кбайта на кристалле Процессор записывает 14

разрядный. Адрес инструкции на шину PMA, инструкция или данные передаются в

ВУ по 24 разрядной шине PMD. Если одновременно производится обращение к

внешней памяти данных и внешней памяти программ, то сначала считывается

информация из памяти программ. Выбор памяти программ осуществляется

сигналом PMS, а направление передачи управляющим сигналом RW/WR. Внешняя

память программ может отсутствовать.

3. Память данных. Процессор адресует 16 Кбайт 16 разрядных слов памяти

данных, память данных на кристалле имеет объем 1 Кбайт. Данные переносятся

по старшим 16 битам 24 разрядной шины данных. вся память данных разделена

на 5 областей (внешняя), каждая из этих областей имеет свое число циклов

ожидания, устанавливается программным путем. Благодаря этому различные

области адресного пространства могут использоваться устройствами имеющими

разное быстродействие. Используя запрос шины BR и сигнала прерывания шины

BG, процессор может отдавать управление шиной внешнему устройству (HOST

интерфейсу). Вход BR является асинхронным. Внешние устройства запрашивают

шину установкой сигнала BR. Когда этот сигнал распознан, процессор отвечает

установкой сигнала BG в следующем цикле, процессор останавливает свою

работу если необходимо и переводит шины адреса и данных, а также сигналы

RD/WR, BMS, PMS, DMS в 3-е состояние. После этого управление шиной

передается внешнему устройству. Внешнее устройство возвращает управление

шиной сбросом сигнала BR, процессор отвечает сбросом сигнала BG. После

этого работа процессора возобновляется с того момента где она была

приостановлена.

На рис. 10 показана система на базе процессора ADSP-2189M,

использующая полномасштабную модель памяти. Она включает два устройства,

работающие через последовательные интерфейсы, 8-разрядную EPROM, внешнюю

оверлейную память программ и данных. Возможность программной генерации

циклов ожидания позволяет легко подключать быстрый процессор к более

медленным периферийным устройствам. Процессор ADSP-2189M также поддерживает

четыре внешних прерывания, семь универсальных сигналов ввода-вывода и два

последовательных порта. Один из последовательных портов может быть

сконфигурирован как источник двух дополнительных сигналов прерывания, один

универсальный вход и один универсальный сигнал вывода, что даст в сумме

шесть внешних сигналов прерывания, девять каналов ввода-вывода общего

назначения при сохранении одного полнофункционального последовательного

порта. Процессор ADSP-2189M может также работать в режиме доступа к хост-

памяти (host memory mode), который позволяет организовать доступ по всей

ширине внешней шины данных, но ограничивает адресацию одним адресным битом.

Дополнительные периферийные устройства могут быть подключены в режиме host

memory mode при использованием внешних аппаратных средств для генерации и

фиксации дополнительных адресных сигналов.

[pic]

Рис.10.

Описание АЦП

В связи с быстрым развитием технологии смешанной аналогово-цифровой

обработки сигналов устройства на базе DSP с высокой степенью интеграции,

появляющиеся на рынке в настоящее время (например ADSP-21ESP202), имеют

помимо DSP-ядра интегрированные АЦП/ЦАП, что снимает проблему организации

интерфейса между отдельными компонентами. Дискретные АЦП и ЦАП теперь

оснащаются интерфейсами, специально предназначенными для связи с DSP, и тем

самым минимизируют или устраняют необходимость внешней поддержки интерфейса

или применения интерфейсной логики. Высокопроизводительные сигма-дельта-АЦП

и ЦАП в настоящее время выпускаются в одном корпусе (такое комбинированные

решение называется КОДЕК или КОдер/ДЕКодер), например, AD73311 и AD73322.

Данные устройства также разработаны с учетом минимальных требований к

интерфейсной логике при работе с наиболее распространенными DSP-

процессорами. В настоящей главе рассматриваются проблемы, связанные с

передачей и синхронизацией данных при организации различных интерфейсов.

ОРГАНИЗАЦИЯ ПАРАЛЛЕЛЬНОГО ИНТЕРФЕЙСА С DSP-ПРОЦЕССОРАМИ: ЧТЕНИЕ ДАННЫХ ИЗ

АЦП, ПОДКЛЮЧЕННОГО С ОТОБРАЖЕНИЕМ В АДРЕСНОЕ ПРОСТРАНСТВО ПАМЯТИ

Подключение АЦП или ЦАП через быстрый параллельный интерфейс к DSP-

процессору требует понимания специфики процессов чтения данных DSP-

процессором из периферийных устройств (АЦП), а также записи данных

процессором в периферийные устройства (ЦАП) при подключении данных

устройств в адресное пространство памяти. Вначале мы рассмотрим некоторые

основные требования к временным параметрам сигналов, используемых для

чтения и записи данных. Необходимо отметить, что принципы, представленные

здесь на примере доступа к АЦП и ЦАП, применимы также при чтении и записи

в/из внешней памяти.

Блок-схема типичного параллельного интерфейса DSP-процессора с внешним

АЦП показана на рис 11. Эта диаграмма сильно упрощена и показывает только

сигналы, используемые для чтения данных из внешнего устройства,

подключенного в адресное пространство памяти. Использование отдельного

задающего генератора для АЦП является предпочтительным, поскольку сигнал

внутреннего генератора DSP-процессора может иметь высокий уровень помех и

фазовый шум (jitter), который в процессе аналого-цифрового преобразования

приведет к увеличению уровня шумов АЦП.

Тактовый импульс задающего генератора на входе "старт преобразования"

(convert start) АЦП инициирует процесс преобразования входных данных (шаг N

1). По переднему фронту этого импульса внутренняя схема выборки-хранения

АЦП переключается из режима выборки в режим хранения и таким образом

начинается процесс преобразования. После выполнения преобразования на

выходе АЦП выставляется строб преобразование выполнено (шаг N 2). Когда

этот сигнал поступает на вход запроса прерывания DSP-процессора (IRQ),

начинается процесс чтения данных из АЦП. Далее процессор выставляет на шине

адрес периферийного устройства, инициировавшего запрос на прерывание (шаг N

3). В то же самое время процессор переводит в активное состояние сигнал

доступа к памяти (DMS) (шаг N 4). Две внутренние шины адреса в процессоре

ADSP-21XX (шина адреса памяти программ и шина адреса памяти данных)

совместно используют внешнюю шину адреса, а две внутренние шины данных

(шина данных памяти программ и шина данных памяти данных) совместно

используют одну внешнюю шину данных. Сигналы выбора памяти начальной

загрузки (BMS), выбора памяти данных (DMS), выбора памяти программ (PMS) и

выбора памяти устройств ввода-вывода (IOMS) указывают, для какой памяти в

данный момент используются внешние шины. Эти сигналы обычно используются

для разрешения внешней дешифрации адреса, как показано на рис. 11. Выходной

сигнал дешифратора адреса подается на вход chip select выбора периферийного

устройства (шаг N 5).

Сигнал чтения памяти (memory read, RD) выставляется через промежуток

времени tASR после активации сигнала DMS (шаг N 6). Чтобы полностью

использовать преимущество высокой скорости DSP-процессора, сумма времени

задержки дешифрации адреса и времени включения периферийного устройства

после подачи сигнала выбора (chip select) не должна превышать время tASR.

Сигнал чтения памяти (memory read, RD) остается активным (низкий логический

уровень) в течение времени tRP. Этот сигнал используется для перевода в

активное состояние параллельного выхода данных периферийного устройства

(шаг N 7). Сигнал RD обычно подключается к соответствующему выводу

периферийного устройства, называемому сигналом разрешения выхода или чтения

(output enable или read). Восходящий (задний) фронт сигнала RD используется

для ввода данных с шины в DSP-процессор (шаг N 8). После появления

восходящего (заднего) фронта сигнала RD данные на шине должны удерживаться

периферийным устройством в течение времени tRDH, называемого временем

удержания данных. Для большинства процессоров семейства ADSP-21XX это время

равно нулю.

Основные требования к временным параметрам периферийного устройства

показаны на рис. 11. Все значения даны для процессора ADSP-2189M,

работающего на тактовой частоте 75 МГц.

[pic]

Рис 11. Подключение АЦП.

Процессор ADSP-2189M способен эффективно взаимодействовать с

медленными периферийными устройствами при помощи имеющихся средств

программирования длительности состояния ожидания. Имеется три специальных

регистра для управления процессом ожидания: для памяти начальной загрузки,

для памяти программ и для памяти данных и пространства ввода-вывода.

Программист может задать от 0 до 15 тактов ожидания для каждого

параллельного интерфейса памяти. Каждый такт ожидания увеличивает время

доступа к внешней памяти на величину, равную по длительности одному такту

генератора тактовых импульсов процессора (13.3 нс для процессора ADSP-

2189M, работающего на тактовой частоте 75 МГц). В рассматриваемом примере

сигналы адрес памяти данных, DMS и RD удерживаются неизменными в течение

дополнительного времени, определяемого продолжительностью тактов ожидания.

Микросхемы AD7854/AD7854L – это 12-разрядные АЦП, работающие с частотой

отсчетов 100 или 200 кГц, которые имеют параллельный интерфейс. Эти АЦП

работают от однополярного источника питания с напряжением от +3 В до +5.5 В

и потребляют порядка 5.5 мВт (AD7854L при питании +3 В). Автоматическое

переключение микросхемы в энергосберегающий режим после выполнения

преобразования снижает потребляемую мощность до 650 мкВт. Функциональная

схема AD7854/AD7854L показана на рис. 7.6. ИС AD7854/AD7854L реализует

технологию преобразования методом последовательного приближения с

применением ЦАП с перераспределением зарядов (ЦАП на переключаемых

конденсаторах). Наличие режима калибровки позволяет избавиться от

погрешности смещения и погрешности коэффициента усиления. Ключевые

временные характеристики параллельного интерфейса между AD7854/AD7854L и

ADSP-2189M показаны на рис. 12. Характеристики процессора ADSP-2189M

приведены для тактовой частоты равной 75 МГц. Исследование временных

соотношений, приведенных на рис 7.7, показывает, что для синхронизации

работы двух устройств необходимо введение пяти тактов ожидания для

процессора ADSP-2189M. Это увеличивает tRDD до 68.15 нс, что превышает

минимальное время доступа к АЦП AD7854/AD7854L (t8 = 50 нс минимум).

Длительность импульса чтения - tRP по той же причине увеличивается до 70.15

нс, что позволяет удовлетворить требование к длительности строба чтения (t7

= 70 нс минимум). Если периферийное устройство, включенное в адресное

пространство памяти, не обладает чрезвычайно малым временем доступа, то

использование режима ожидания совершенно необходимо для организации

интерфейса с этим устройством, будь то АЦП, ЦАП или внешняя память.

[pic]

Рис.12.

Схема интерфейса между двумя устройствами (АЦП и DSP) показана на рис.

13. В качестве сигнала окончания преобразования от AD7854/AD7854L

используется сигнал BUSY. Нужно заметить, что показанная конфигурация

позволяет DSP-процессору записывать данные в регистр управления

параллельным интерфейсом AD7854/AD7854L. Это необходимо для установки

различных опций в AD7854/AD7854L и выполнения процесса калибровки. Однако в

обычном режиме чтение данных из AD7854/AD7854L осуществляется в

соответствии с приведенным выше описанием. Запись в периферийные

устройства, включенные в адресное пространство памяти, рассматривается в

последующих разделах этой главы.

Параллельные интерфейсы между другими DSP-процессорами и внешними

периферийными устройствами могут быть построены подобным способом, однако

всякий раз необходимо тщательно изучить временные параметры всех

соответствующих сигналов для каждого устройства. Техническая документация

большинства АЦП содержит достаточную информацию для организации интерфейса

с DSP-процессорами.

[pic]

Рис.13.

Описание ЦАП

ОРГАНИЗАЦИЯ ПАРАЛЛЕЛЬНОГО ИНТЕРФЕЙСА С DSP-ПРОЦЕССОРАМИ: ЗАПИСЬ ДАННЫХ В

ЦАП, ПОДКЛЮЧЕННЫЙ С ОТОБРАЖЕНИЕМ В АДРЕСНОЕ ПРОСТРАНСТВО ПАМЯТИ.

Схема стандартного интерфейса между DSP-процессором и параллельным

периферийным устройством (например ЦАП) показана на рис. 14.

В большинстве приложений реального времени ЦАП функционирует

непрерывно с постоянной тактовой частотой. Большинство ЦАП, используемых

для этих приложений, осуществляет двойную буферизацию данных. Имеется

входной регистр для фиксации данных, поступающих через асинхронный

интерфейс с DSP-процессором, и далее регистр (называемый регистром хранения

ЦАП), который управляет токовыми ключами ЦАП. Регистр хранения ЦАП

синхронизируется внешним стабильным генератором, задающим частоту

дискретизации. Кроме тактирования регистра хранения ЦАП, данный сигнал

используется также для генерации сигнала прерывания DSP-процессора, который

указывает на готовность ЦАП к приему новых входных данных.

[pic]

Рис.14.

Таким образом, процесс записи инициируется периферийным устройством

посредством установления сигнала запроса прерывания DSP-процессора,

указывающего, что периферийное устройство готово к приему новых данных (шаг

N 1). Далее DSP-процессор выставляет адрес периферийного устройства на

адресной шине (шаг N 2) и переводит в активное состояние сигнал выбора

памяти DMS (шаг N 3). Это приводит к тому, что дешифратор адреса выдает

сигнал выбора (chip select) на периферийное устройство (шаг N 5). После

спадающего (переднего) фронта сигнала DMS через промежуток времени tASW

процессор переводит в активное нулевое состояние сигнал записи WR (шаг N

4). Длительность импульса WR составляет tWP нс. Данные помещаются на шину

данных (D) и удерживаются в течение времени tDW, до перехода сигнала WR в

неактивное единичное состояние (шаг N 6). Восходящий (задний) фронт сигнала

WR используется для фиксации присутствующих на шине данных (D) во внешнюю

параллельную память (шаг N 7). Данные на шине остаются достоверными еще в

течение времени tDH после прохождения положительного фронта сигнала WR.

Основные требования по временным параметрам при записи данных в

периферийное устройство показаны на рис. 14. Главным параметром здесь

является длительность строба записи tWP. Для всех периферийных устройств,

кроме самых быстрых, придется использовать циклы ожидания, т.к. этим

устройствам нужно больше времени для доступа к данным.

Микросхема AD5340 – это 12-ти разрядный ЦАП, работающий на частоте

дискретизации 100 кГц, имеющий параллельный цифровой интерфейс. Данный АЦП

питается от однополярного источника питания напряжением +2.5-5.5 В и

рассеивает мощность 345 мкВт (при напряжении питания 3 В). В

энергосберегающем режиме потребляемая мощность прибора снижается до 0.24

мкВт. ЦАП AD5340 имеет в своем составе выходной буферный усилитель, который

способен формировать выходной сигнал в диапазоне значений от нуля до

напряжения питания. В ИС AD5340 можно задействовать или отключить

встроенный буфер для источника опорного напряжения. В устройстве имеется

встроенная схема формирования сигнала сброса при включении питания,

гарантирующая нулевое значение сигнала на выходе ЦАП до тех пор, пока в ЦАП

не будут записаны корректные данные. Структурная схема ЦАП показана на рис.

15. На входе прибора осуществляется двойная буферизация данных.

Спецификация временных параметров цикла записи для ADSP-2189M дается для

тактовой частоты 75 МГц.

[pic]

Рис.15.

Исследование временных характеристик, изображенных на рис. 7.14,

показывает, что для обеспечения совместимости по синхронизации между

устройствами потребуется программирование двух циклов ожидания в процессоре

ADSP-2189M. Это позволяет увеличить длительность строба записи (WR) до

30.25 нс, что превышает минимально необходимую длительность строба записи в

ЦАП AD5340 (20 нс). Минимальное время установления данных в микросхеме

AD5340, равное 5 нс, также перекрывается при использовании двух циклов

ожидания. Схема интерфейса между двумя устройствами показана на рис. 16.

Параллельные интерфейсы с другими DSP-процессорами могут быть

организованы подобным образом, для чего необходимо подробное изучение

временных спецификаций всех соответствующих сигналов каждого из

взаимодействующих устройств.

[pic]

Рис.16.

[pic]

Рис. 17. Принципиальная схема DSP системы.

Алгоритм работы устройства ADSP-21XX

{М=2NФНЧ+1+2NПФ1+1+2NПФ2+

+1+2NПФ3+1+2NПФ4+1}

{ai, xi – массив, i=1,2..М}

Программа и графики АЧХ фильтров

program k(t);

uses crt,graph;

label 1,2,3;

const f1=1000;

const f2=520;

const fd=20000;

var A,Re,Mn,Td,w1,w2,w,wt,wtp:real;

n,x,y:integer;

Road:STRING;

f:text;

kt:array[0..105] of real;

begin

clrscr;

writeln ('File name?');

readln (road);

assign (f, Road);

rewrite(f);

writeln(f,' w',' ',' A');

w1:=2*pi*f1;

w2:=2*pi*f2;

Td:=1/fd;

n:=0;

w:=0;

x:=detect;

InitGraph(x,y,'c:\tp7\tp7\bgi');

line(0,479,640,479);

line(0,0,0,479);

repeat

wt:=2*pi*w/20000;

re:=0;

mn:=0;

n:=0;

repeat

if n=0 then goto 1 else goto 2;

2:kt[n]:=(sin(w1*n*Td)-sin(w2*n*Td))/(pi*n*Td);

goto 3;

1:kt[n]:=(w1-w2)/pi;

3:re:=re+kt[n]*cos(wt*n);

mn:=mn+kt[n]*sin(wt*n);

if n=0 then mn:=0;

n:=n+1;

until n>81;

A:=sqrt(sqr(re)+sqr(mn));

writeln (f,' ',w:5:2,' ',A:5:4);

x:=trunc(w/46.88);

putpixel(x,trunc(-A/41.67+480),7);

if w=620 then begin

y:=trunc(-A/41.67+480);

repeat

line(trunc(w/46.88),y,trunc(w/46.88),y+5);

y:=y+20;

until y>479;

end;

if w=1000 then begin

y:=trunc(-A/41.67+480);

repeat

line(trunc(w/46.88),y,trunc(w/46.88),y+5);

y:=y+20;

until y>479;

end;

w:=w+1;

until w>=20000;

close(f);

repeat until keypressed;

end.

Вывод.

В курсовой работе был успешно разработан эквалайзер, применяемый в

микропроцессорной технике в системах передачи информации.

В качестве базового был использован в качестве сигнальный процессор

семейства ADSP-21xx фирмы ANALOG DEVICES. Процессоры этой фирмы являются

оптимальными по соотношению цены к качеству и нашли широкое применение в

современных системах цифровой обработки сигналов.

Литература

1.Методические указания и задания на курсовой проект « Разработка

эквалайзера »

2. Курс лекций по дисциплине « МИУСС » -

-----------------------

i:=1 to M

Y=Y+Xi*ai

вывод Y в порт вывода

конец

Конец входных значений

да

нет

чтение из порта входного значения в переменную b

i:=1 to M-1

Xi+1=Xi

X1=b

Y=0

Чтение из порта М-1 входных коэффициентов в массив Xi

Ввод коэффициентов

фильтров в массив аi

распределение памяти для коэффициентов аi

начало

Страницы: 1, 2